用VHDL实现四位加法器仿真
计算机组成原理实验内容：用VHDL实现四位加法器
文件列表
实验二_Adder_Four.rar
(预估有个63文件)
Adder_Four
Full_Adder.asm.rpt
8KB
Full_Adder.sof
419KB
Full_Adder.sim.rpt
4KB
Full_Adder.pin
56KB
Full_Adder.fit.summary
515B
Full_Adder.vhd
497B
cmp_state.ini
2B
Full_Adder.tan.summary
704B
Full_Adder.fit.rpt
115KB
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