利用Verilog实现数字秒表(基本逻辑设计分频器练习)
设置复位开关。当按下复位开关时,秒表清零并做好计时准备。在任何情况下只要按下复位开关,秒表都要无条件地进行复位操作,即使是在计时过程中也要无条件地进行清零操作。设置启/停开关。当按下启/停开关后,将启动秒表输出,当再按一下启/停开关时,将终止秒表的输出。采用结构化设计风格描述,即先设计一个10分频电路,再用此电路构建秒表电路。
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