FPGA串并转换代码(verilog)

对输入数据进行串并转换，是一个完整的工程文件夹。

自己编写的串并转换verilog代码，经过Modelsim软件仿真，验证了设计的正确性。

verilog编写 实现1:8串并转换输出 用于降速处理

打包压缩的包括：FPGA设计的四种常用思想与技巧.pdf一些提高fpga运行速度的方法.doc用VERILOGHDL语言实现并串、串并接口的转换.PDF

quartus环境下工程，自己写的sipo和piso两个模块，用verilog分别实现串并转换和并串转换，通俗易懂

利用matlab实现串并转换和并串转换的源代码

基于FPGA的8-4的串口到并口的转换的源代码

用VHDL编写的串并转换源代码.串并转换，vhdl源代码

用VHDL实现数据的串并转换并生成了符号，可以直接搭电路图

本文章是关于串并转换的相关程序。