EDA一位全加器设计实验
EDA可编程逻辑电路设计用VHDL语言输入方式完成电路设计,编译、仿真。半加器的设计
用户评论
推荐下载
-
克朗凯特一位记者的源码
Cronkite-一位helluva记者 介绍 Conkite是Web组件,用于呈现已在JSON模式中定义的UI界面( dashboards )。 给定有效的架构,cronkite将管理网页中UI和非
7 2021-02-07 -
一位技术演讲家的自白
在这部妙趣横生且具有高度实用性的畅销书中,作家兼职业演讲家斯科特·博克顿揭示了伟大的沟通专家所掌握的技巧,并表明任何人都可以学会它们。本书观点独特,语言幽默风趣,讲述了作者15年来经历的各种规模的演讲
10 2021-02-06 -
一位高手整理的IIS FAQ
一位高手整理的IIS FAQ
6 2021-01-20 -
LCD显示变量的功能字符很简单显示变量要一位一位的
LCD 显示变量的功能 字符很简单 显示变量要一位一位的
19 2019-01-14 -
EDA技术实验教案全加器十进制频率计数字秒表
EDA技术实验教案实验一 1位全加器原理图输入设计实验五 4位十进制频率计VHDL文本输入设计实验七 数字秒表VHDL文本输入设计实验八 交通灯信号控制器VHDL文本输入设计
25 2019-09-04 -
EDA小实验程序全加器数据选择器等等十个
带有详细实验内容如利用EWB软件设计一个“计数、译码、显示”电路,要求用集成电路芯片完成,计数器为12进制;显示用七段数码管。
14 2020-06-09 -
8位二进制全加器的设计
简易的八位8位二进制全加器的设计,里面包含有实验的全部步骤
24 2019-05-27 -
4位全加器的VHDL设计及MAXPLUS仿真
用结构化描述风格设计的4位全加器,采用的是串行进位法。
17 2019-01-15 -
原码一位乘法器组成原理课程设计
原码一位乘,两个原码数相乘,其乘积的符号为相乘两数符号的异或值,数值则为两数绝对值之积。
22 2019-05-15 -
恢复余数法定点原码一位除法器的设计
定点原码一位除法器的原理是根据人工进行二进制除法的规则:判断被除数与除数的大小,若被除数小,则上商0,并在余数最低位补0,再用余数和右移一位的除数比,若够除,则上商1,否则上商0。然后继续重复上述步骤
52 2019-07-24
暂无评论