用Verilog 实现基于FPGA 的通用分频器的设计

计算分频器、色环电阻、变压器匝数、电感绕制，箱体容积e

数字逻辑课程实验,logisim支持的circ文件,包含模6至模41分频器(用于秒表制作),将logisim软件产生的频率划分为合适的大小,以保证计数器做的秒表能按照精确的时间计时。

这是一个基于VERLOG语言的FPGA程序。它的功能就是实现对某个频率进行分频。

完整的单片机脉冲分频器设计，包括电路图及代码

多媒体音箱5.1 7.1物理接线，对应的连线图，使用分频器分频，此插件是音频分频器。

采用STM32F3348作为控制器，AD采集模拟音频信号，经过三路数字滤波器（高、低、中）后送至功放。文档包括代码、仿真、原理图、以及简单的说明。

vhdl设计的可以对时钟进行任意分频，所有的例子均仿真过

1.25小数分频器的VHDL实现代码，附功能仿真波形图

Verilog HDL program source code for 16 divider

数字信号分频器与激励文件的verilog代码