基于USB总线的PC机与FPGA通信系统，采用IFCLK输出内部时钟源的时钟信号，FLAGA-FLAGD用于报告不同FIFO状态。由FPGA判断引脚电平高低决定何时向FIFO读写数据。SLOE作为输出使能，控制FIFO数据端的输出控制。SLRD是FIFO读取数据控制端，在异步方式下，由FPGA输出高低电平控制数据的读取。