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基于USB总线的PC机与FPGA通信系统,采用IFCLK输出内部时钟源的时钟信号,FLAGA-FLAGD用于报告不同FIFO状态。由FPGA判断引脚电平高低决定何时向FIFO读写数据。SLOE作为输出使能,控制FIFO数据端的输出控制。SLRD是FIFO读取数据控制端,在异步方式下,由FPGA输出高

本文主要分析了FIR 数字滤波器的基本结构和硬件构成特点, 简要介绍了FIR 滤波器实现的方式优缺点; 结Altera 公司的Stratix 系列产品的特点, 以一个基于MAC 的8阶FIR 数字滤波器的设计为例, 给出了使用Verilog 硬件描述语言进行数字逻辑设计的过程和方法, 并且Quart