现行的抢答器主要有两种：基于小规模数字逻辑芯片锁存器设计[1]；另外一种基于单片机设计[2]。小规模数字逻辑电路比较复杂，单片机随着抢答组数的增加存在I／O资源不足的情况；本文提出一种新的抢答器设计方法，即利用VerilogHDL硬件描述语言来设计抢答器并在FPGA上实现[3]，设计中充分利用VerilogHDL层次化和模块化的思想[4]，使得抢答器整个设计过程简单，灵活；同时，设计中运用AlteraQuartusⅡ6.0完成综合、仿真，使设计更加可靠。