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现行的抢答器主要有两种：基于小规模数字逻辑芯片锁存器设计[1]；另外一种基于单片机设计[2]。小规模数字逻辑电路比较复杂，单片机随着抢答组数的增加存在I／O资源不足的情况；本文提出一种新的抢答器设计方法，即利用VerilogHDL硬件描述语言来设计抢答器并在FPGA上实现[3]，设计中充分利用Ver

本设计为六路智能抢答器，所以这种抢答器要求有六路不同组别的抢答输入信号，并能识别最先抢答的信号，直观地通过数显和蜂鸣等方式显示出组别；对回答问题所用的时间进行计时、显示、超时报警、预置答题时间，同时该系统还应有复位、倒计时启动功能。

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