用SSI设计的二进制四位串行加法器

浮点加法器，基于FPGA浮点加法器的设计，是全英文的，有能力或者有兴趣的可以去看看

由VHDL语言编写的代码，有逐级进位和超前进位加法器的对比，有仿真波形（xilinx）；

Fast adder

数字路基电路设计实验VHDL实现的串行加法器并行加法器

Android加法器

public class Adder implements ActionListener

FPGA高效加法器设计(英文名FPGA Adders: Performance Evaluation and Optimal Design) 粗略介绍了一下xilinx平台下高效加法器的设计

数字设计VHDLadder加法器自己测试完全有用VHDL编写

介绍了一种多位BCD码快速加法器的设计方法,并给出了3位BCD码加法器的VHDL源程序和在FoundationSeries3.1i环境中的模拟结果。

74LS393 双四位二进制计数器.pdf