VHDL加法器

verilog加法器(基于alteraIP)

vc++的加法器设计

用VC编写的加法器，简单小程序，适合VC初学者借鉴

数字逻辑课程作业 利用BCD码实现加法器

此设计是超前进位加法器，包括ise工程，应用于CPU设计之中。

基于vivado开发平台使用Verilog实现四位加法器的设计然后再级联实现八位加法器

PSCAD中自定义的加法器，适合初学PSCAD者使用，特别是PSCAD脚本的编写

Winform C# Simple Adder

Microcomputer principle set adder

32位浮点加法器verilog代码无仿真可用很好用欢迎使用