EDA设计——数字钟设计

基于Altera公司的FPGA设计，时分秒可调的数字钟

电路系统由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路组成。

多功能数字钟设计PPT，包括校时、整点报时等各部分的电路及详细说明

关于数字钟课程设计的要求,(1)计时结果“时”、“分”、“秒”用数码管实时显示。 (2)具有校表功能,可以分别对“时”及“分”进行单独校对,使其与标准时间相同; (3)计时以24小时为一个周期; (4

基于multisim的数字钟设计，可以运行。

eda 课程设计数字钟 程序文件 已经编译完全可以实现

dsp课程设计的例子，不足之处颇多，但也有可取之处哦

Verilog编写，多功能数字钟，具有基本显示，调时，电台报时和闹钟功能，分模块设计

数字逻辑课程设计报告，实现多功能数字钟的设计，功能：计时,并且可以24小时制和12小时制转换，闹钟，整点报时，秒表。文档内包含代码，硬件连线图，仿真波形图，心得体会等。

Design digital clock with VHDL