EDA分频器分频可调

用VHDL语言编写的数字分频器，已经过Quartus 5.0仿真调试。

分频器普通分频占空比为50%的奇数分频以及VHDL程序

本文使用实例描述了在FPGA/CPLD上使用VHDL进行分频器设计，包括偶数分频、非50%占空比和50%占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。

基于Verilog的奇偶分频器设计源码及对应的testbench，供大家一起学习。

verilog编写的偶数分频器

数字分频器的设计，包括VerilogHDL设计实现，以及仿真波形

根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽位1秒的输入信号脉冲计数允许信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一次测频计数周期做准备的计数器清零信号。这3个信号由测

数控分频器的设计杭州电子科技大学数控分频器的设计

自己弄得，觉得还行！但是出波形是可能会有差错，我用的软件稳定性不好1

CMOS