FIFO设计与使用及仿真波形

cmos设计的经典图书的中文版，不管是入门还是查阅都是最佳选择

一个24或12小时制的数字时钟。 2. 要求：计时、显示精确到秒；有校时功能。采用中小规模集成电路设计。 3. 发挥：增加闹钟功能。

主要包括：仿真概述 Testbench设计 仿真实例 Testbench结构化

在大规模ASIC或FPGA设计中，多时钟系统往往是不可避免的，这样就产生了不同时钟域数据传输的问题，其中一个比较好的解决方案就是使用异步FIFO来作不同时钟域数据传输的缓冲区，这样既可以使相异时钟域数

Clifford E Cummings写的关于异步FIFO设计，内有Verilog HDL源码

这是我自己写的一个同步FIFO的Verilog程序，通过了仿真验证。

异步fifo的设计文档对于初学verilog的同学可以参考一下规范的verilog代码技术规范

同步异步FIFO设计代码，非常详细。

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