vhdl半减器

在CLK输入750KHZ的频率信号；输出FOUT接蜂鸣器，由KEY2/KEY3控制输入8位预置数并在数码管1~2上显示。

jk触发器的vhdl语言，适用于eda,同步置一。异步清零端，使用的CASE语句

已验证的，很好用，具体通过状态机实现技术功能，目前是模4的计数器

根据FIR设计要求,用MATLAB计算单位脉冲响应,然后用QUARTUS2设计VHDL语言，仿真.仿真结果再和MATLAB的计算结果比较.这个是小弟的一次EDA课程设计作业,基本从零开始,用了大约一周

利用有限状态机实现一般时序逻辑分析的方法设计设计一个1110010序列检测器，即检测器连续收到一组串行码“1110010”后，输出检测标志1，否则输出0。

基于VHDL的分频器，供大家参考学习，接触一段时间VHDL

本设计是基于 FPGA 语言，结合 dds 设计的正弦波发生器。最小频率为 500 hz，最大频率为 200 khz，频率可在数字电视上显示。

EDA用vhdl语言编写d触发器，供大家学习参考。

这个设计主要是用VHDL语言编程，实现四路智力抢答器。 输入：总共有八个按键输入，其中开始键（start）、复位键（reset）、加分键（up）和减分键（dn）由主持人控制；另外还有四个选手的抢答按键

用VHDL编写的五人表决器实验程序。三人以上同意通过，则结果为通过，否则不通过。