本设计是采用EDA技术设计的一种8B/10B编解码电路,实现了在高速的串行数据传输中的直流平衡。利用verilogHDL逻辑设计语言，经过modelsim、quartusII的仿真和下载验证，实现其编码和解码的功能。该编解码电路设计大体上可以由五个模块构成，分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。采用VerilogHDL描述、modelsim10.2a进行功能仿真、QuartusII13.1进行FPGA逻辑综合和适配下载，最后在Alter公司的CycloneIVE的芯片EP4CE6F17C8上实现并完成测试。资源包中附有quartusII的项目文件和代码,直接打开即可使用。