Verilog实现ALU算数和逻辑功能

Verilog编写的FPGA组合逻辑程序:译码器 表决器 编码器 半加器 全加器等

当A,B,C三路输入信号中，存在两个或三个都为高电平信号时，输出信号F才为高电平，验证成功。要求VerilogHDL语言进行描述、波形图进行验证

成功的逻辑电路设计人员必须深入理解基本概念，并熟练地掌握计算机辅助设计工具。本书很好地兼顾了基本概念的教学和计算机辅助工具的实际应用，着重介绍电路的综合并解释如何在实际的芯片上实现电路。书中通过许多例

Simple logic analyzer verilog code

复杂数字逻辑系统的Verilog

verilog数字逻辑电路基础实验源代码

AES加密,Verilog实现.可以自己仿真下.很不错.

verilog实现分频，该模块通过修改参数可以输出一定频率的信号，

在FPGA上用Verilog语言实现异步串口。包含源代码。

基于FPGA实现秒表，8位数码管实现，verilog代码，已下载实现