集成模拟乘法器与调幅波信号解调电路设计与测试

摘 要:基于有限域上多项式乘法理论,采用高层次设计方法,采用CPLD 实现了GF(28) 上8 位快速 乘法器,利用XILINX公司的Foundation Series 3. 1i 集成设计环境完成了

一种基于FPGA的并行乘法器的设计，4为数据4为数据相乘的到一个8为数据。

VHDL课程乘法器.

基于verilog的乘法器实现，先实现了加法器，在实现乘法器。环境为quatusII

基于booth算法的乘法器，采用移位来代替普通加法，对于FPGA等移位快于加法的器件很有参考价值

Verilog实验代码，

介绍华莱士树算法乘法器，即阵列加法器原理设计的高速乘法器。

32位并行乘法器，基于与门，全加器以及半加器实现的乘法器。

Verilog开发的乘法器代码，可以实现两个8位无符号数的乘法运算。仿真通过

基于eclipse的乘法器，这个代码仅供参考