利用VHDL设计的许多实用逻辑系统中有许多是可以利用有限状态机的设计方案来描述和实现的无论与基于VHDL的其它设计方案相比还是与可完成相似功能的CPU相比状态机都有其难以逾越的优越性它主要表现在以下几方面h由于状态机的结构模式相对简单设计方案相对固定特别是可以定义符号化枚举类型的状态这一切都为VHDL综合器尽可能发挥其强大的优化功能提供了有利条件而且性能良好的综合器都具备许多可控或不可控的专门用于优化状态机的功能h状态机容易构成性能良好的同步时序逻辑模块这对于对付大规模逻辑电路设计中令人深感棘手的竞争冒险现象无疑是一个上佳的选择加之综合器对状态机的特有的优化功能使的状态机解决方案的优越性更为突出h状