异步FIFO在FPGA与DSP通信中的运用

在大规模ASIC或FPGA设计中，多时钟系统往往是不可避免的，这样就产生了不同时钟域数据传输的问题，其中一个比较好的解决方案就是使用异步FIFO来作不同时钟域数据传输的缓冲区，这样既可以使相异时钟域数

同步异步FIFO设计，采用双端口RAM，内涵源代码及其注释

异步FIFO，跨时钟通信必备，完整代码verilog版本.......

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同步异步世界有基于多时钟域的异步FIFO设计异步FIFO的VerilogHDL设计异步时钟亚稳态及FIFO标志位的产生

使用verilog编写的fifo源程序，包含双口存储，写地址，读地址，写、满信号产生模块

异步FIFO的工作原理、同步化分析处理、跨时钟域解决方案以及fpga代码示例讲解,适合初学者学习使用。

该系列文章包括以下内容: 1.单时钟结构 2.双时钟结构——双钟结构1 3.双时钟结构——双钟结构2 4.双时钟结构——双钟结构3 5.脉冲模式FIFO

使用verilog语言实现异步FIFO。并且在modisim仿真成功。并且附带(_tb)文件,可以直接运行。

用VHDL语言实现FIFO，绝对没有错误，可执行，在modelsim6.0