Altera FPGA CPLD设计基础篇 PDF

AlteraFPGA／CPLD设计基础篇(第2版）.pdf

描述影响编译器如何实现设计的定时和逻辑约束,如pin分配、设备选项、逻辑选项和定时约束。使用接口规划器原型接口实现,规划时钟,并快速定义一个合法的设备平面布置图。使用Pin规划器在目标设备的图形表示中

这是一个在设计中常犯的错误列表,这些错误常使得你的设计不可靠或速度较慢,为了提高你的设计性能和提高速度的可靠性,你必须确定你的设计通过所有的这些检查 。

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FPGA/CPLD设计流程:1.电路设计与输入;2.功能仿真 又名:前仿真;3.综合优化;4.综合后仿真;5.实现与布局布线;6.时序仿真 又名:后仿真;7.调试

在介绍FPGA/CPLD概念的基础上，介绍了Altera主流FPGA/CPLD的结构与特点，并通过丰富的实例讲解QuartusII与ModelSim、SynplifyPro等常用EDA工具的开发流程。

AlteraFPGA_CPLD设计基础篇（第二版）一书（页面1-150），后面搜索AlteraFPGA_CPLD设计基础篇-2.pdf

AlteraFPGA/CPLD基础篇设计光盘例程

AlteraFPGA-CPLD设计（基础篇.rar

第一章是CPLD/FPGA的基本知识,对于CPLD/FPGA知识为零的初学者应先了解这部分内容;第二章以两个例子来让初学者了解FPGA的基本开发流程,并熟悉QuartusII软件的使用。