设计并实现了一种基于加减交替法的除法电路，着重介绍除法器的工作原理，给出了除法器的电路结构。仿真和实验 结果均表明，该除法器运算快速、准确。FPGA时序分析表明。除法器的工作频率可到85．16MHz。该电路设计简洁、高效，可 应用于嵌入式系统或工业控制中。