一种判决反馈数字锁相环的设计

现场可编程门阵列(FPGA)的发展已经有二十多年,从最初的1200门发展到了目前数百万门至上千万门的单片FPGA芯片.现在,FPGA已广泛地应用于通信,消费类电子和车用电子类等领域,但国内市场基本上是

本人花20元人民币买的论文(不是为了抄袭,纯粹方便阅读), 关于PLL的硕士毕业论文,中文,通俗易懂,方便入门提高

关于通信原理的课程设计，是数字锁相环和位同步的课程设计。需要的可以看下。

XAPP854-数字锁相环(DPLL)参考设计

摘要:叙述了全数字锁相环的工作原理,提出了应用VHDL 技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD 予以实现,给出了系统主要模块的设计过程和仿真结果。 0 引言 全数字锁相环

包括dpll.cppdpll.hdpll_main.cppdriver.cppdriver.h,其中dpll.cpp、dpll.h定义和实现了DPLL的全部功能，driver.cpp、driver.h

用于无线通信的可快速锁定的数字锁相环结构

曾在网上搜过，只有两个版本，都不能用，于是就自己弄了一个 本人水平有限，有不对之处希望指正 foreveronly@vip.qq.com欢迎交流 仿真通过10K~100K方波，理论上应该更宽，但本人只

全数字锁相环的verilog源代码

全数字锁相环原程序PLL是数字锁相环设计源程序,其中,Fi是输入频率(接收数据),Fo(Q5)是本地输出频率.目的是从输入数据中提取时钟信号(Q5),其频率与数据速率一致,时钟上升沿锁定在数