卷积码编译码程序

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本课程设计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通过Matlab软件进行设计与仿真，并进行误码率分析。根据线性幅度调制原理，设计一个AM调制系统，实现模拟混合加性噪声的情况下

针对60-GHz无线个域网,提出了一种吉比特里所码和卷积码级联译码器架构。在推荐级联架构中,里所码和卷积码分别作为外码和内码,通过交织器级联。采用基于Viterbi算法的8路并行卷积译码结构和基于Ri

详细的介绍了卷积以及删余卷积编码的步骤，且代码都有详细的说明及注释

利用 SIMULINK 仿真模块对卷积码的编码及 Viterbi 译码的全过程进行了设计,然后将译码模块中的 Traceback depth 分别设置为 20,35,50并在一幅图中画出这三种方式下的

卷积码的通信系统仿真程序 误码率的分析，是实现差错控制的重要手段。

这是根据《通信系统工程》（第二版）（JohnG.Proakis著）所讲的卷积码的算法写的，实现了简单的k=1,n=2,L=3的卷积码的编码与viterbi解码，属于我自己的原创所以收去积分，但是本人不

卷积码编码的verilog实现，利用状态机

你应该拥有的卷积代码 matlab 源代码是真正的源代码。

Sinmulink 仿真卷积码的示意图和结果，可以学习卷积码的相关知识