verilog 编写的32位加减法器
用Verilog编写的32位加减法器,有nclaunch 仿真功能图,有design_vision 的门级仿真结果,代码提供了两种基础加法器架构:逐位进位加法器和超前进位加法器,值得学习。
文件列表
2012211096_微处理器_01.zip
(预估有个81文件)
2012211096_微处理器_01
final1
time1.txt
3KB
area1.txt
577B
final1.v
4KB
final1_test.v
938B
power1.txt
947B
12.png
156KB
11.png
155KB
adder_sub
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