异步FIFO及verilog原码

使用Verilog语言实现fifo功能，并通过Modelsim仿真波形验证其正确性

FIFO，在FPGA中是一种非常基本，使用非常广泛的模块。FPGA高手可能觉得不值一提，但对于像我这样的新手，有时却是个大问题，弄了一个多月，总算有所进展，希望把自己的一些总结写下来，一方面希望对其他

quartus上用verilog写的串口代码，分为收和发模块，例化的时候可以配置波特率，输入时钟和停止位等参数，默认8位数据，1个停止位，参考了www.fpga4fun.com网站的资料

基于fifo的串行通信模块，两个串口，一个跟上位机通信，一个跟下位机通信，调试成功。

FIFO 用VHDL语言编写的控制器程序 1．1．1顶层模块fifo源代码：fifo.v 1．1．2双口RAM存储器模块fifomem源代码：fifomem.v

充分演示异步电路FIFO的工作流程。 细述了异步电路FIFO的工作形式，以及仿真。

基于FPGA异步FIFO设计完整报告，发送接收模块

一开始，要注意，FIFO通常用于时钟域的过渡，是双时钟设计。换句话说，设计工程要处理（work off）两个时钟，因此在大多数情况下，FIFO工作于独立的两个时钟之间。然而，我们不从这样的结构开始介绍

异步FIFO是现在常见的设计，异步时序同步化

国外介绍的异步FIFO设计第一部分，看了这部分资料就不用看别的异步FIFO介绍了