并行级联卷积码（PCCC）编、译码器实现方法研究，丁金鹏，郑伟，本文简单介绍了并行级联卷积码（PCCC）编码原理和译码原理。给出了一种译码妻的实现方式，并在AWGN信道下对该方式编、译码器的性能�
该代码为卷积码的viterbi译码算法的c语言源代码，能够实现约束长度为3~9的卷积码的维特比算法的译码
卷积码是一种前向纠错控制(ForwardErrorControl,FEC)编码方式,其特点是接收端根据接收码字自动检测和纠正信道传输引入的错误。由于FEC方式不需要反馈信道,译码实时性比较好,控
介绍并用VHDL语言实现了卷积编码和维特比译码。根据编码器特征设计了一种具有针对性的简洁的维特比译码器结构,并通过ModelSim平台验证了该设计的正确性。
这是一篇中文期刊数据库中的文章,在网上找到了它的名字,在学校的期刊中找到了它,和大家共享一下
详细的介绍了卷积以及删余卷积编码的步骤，且代码都有详细的说明及注释
课题名称:卷积编译码的DSP实现课题要求：（1）系统硬件设计；（2）卷积编译码MATLAB仿真；（3）卷积编译码DSP实现；
使用matlab软件实现卷积码的编码程序，随机输入，可自行改变输入长度和矩阵
利用 SIMULINK 仿真模块对卷积码的编码及 Viterbi 译码的全过程进行了设计,然后将译码模块中的 Traceback depth 分别设置为 20,35,50并在一幅图中画出这三种方式下的
卷积码的通信系统仿真程序 误码率的分析，是实现差错控制的重要手段。
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