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基带芯片中Viterbi译码器的研究与实现
摘要:卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了Viterbi译码算法的原理,分析了Viterbi译码器的结构,然后用Verilog语言设计了一种基于Altera公
为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题,提出一种新型的适用于FPGA特点,路径存储与译码输出并行工作,同步存储路径矢量和状态矢量的译码器设计方案。该设计方案通过在ISE9.2
RS(Reed-Solomon)编码是一种具有较强纠错能力的多进制BCH编码,其既可纠正随机错误,又可纠正突发错误。RS编译码器广泛应用于通信和存储系统,为解决高速存储器中数据可靠性的问题,文中提出了
一种卷积码维特比译码算法的软件实现
3-8译码器设计全VHDL代码,仿真图形,硬件验证结果等等!!!
本设计实现了74139译码器的vhdl语言实现，实现形式为行为描述方式。
Design and Simulation of DPCM Decoder - Designed with MATLAB
基于此评论的曼彻斯特编码器与译码器的设计，给用的上的朋友
卷积码译码器的论文，对毕业设计很有用，可以仿真的。
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