基于FPGA的数字钟设计，运用Quartus2平台的完整工程文件。
本实验要求在QuartusII开发系统中用可编程逻辑器件完成简易数字钟的EDA设计。掌握较为复杂逻辑电路的设计方法，包括十进制、六进制、二十四进制计数器的设计方法。并学习在QuartusII环境下采用
数字钟学习的目的是掌握各类计数器及它们相连的设计方法；掌握多个数码管显示的原理与方法；掌握FPGA技术的层次化设计方法；掌握用VHDL语言的设计思想以及整个数字系统的设计。此数字钟具有时，分，秒计数显
这是由maxplu设计的一个基本数字钟，可以实现基本的计时功能！
eda ,vhdl, 包括去抖电路，及闹钟功能
1.能进行正常的时、分、秒计时功能，分别由6只数码管显示24小时、60分、60秒；2、按下FPGA上的“清零”键，时、分、秒能从00：00：00开始计时；3、利用FPGA上的扬声器实现整点报时功能，当
简易数字钟的设计通过使用特定的编译选项，c代码转换和编译器的特性；可以使用户的c代码执行速率达到最高。在编写代码时，一点更要考率数据类型的大小，可以通过编译器的优化选项来对程序经行优化，
包括60单独进制和24进制,采用vhdl语言设计各个子文件,顶层原理图设计。
eda数字钟讲述了使用verilog编程实现数字时钟的办法，文件夹内包含代码。
基于ewb版的简易数字钟设计，基本数字钟，闹钟，整点报时，秒表，校准，星期，功能切换
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