XilinxFPGA_Design.zip
(预估有个41文件)
timescale.v
26B
tb_eth_top.v
47KB
使用说明.txt
73B
eth_phy_defines.v
1KB
eth_spram_256x32.v
3KB
eth_macstatus.v
7KB
eth_txstatem.v
6KB
wb_master32.v
10KB
eth_rxcounters.v
4KB
eth_defines.v
4KB
eth_register.v
612B
wb_slave_behavioral.v
9KB
eth_transmitcontrol.v
6KB
tb_ethernet_with_cop.v
17KB
eth_registers.v
21KB
eth_receivecontrol.v
10KB
eth_fifo.v
2KB
wb_master_behavioral.v
20KB
tb_cop.v
11KB
eth_random.v
2KB
eth_cop.v
10KB
eth_rxstatem.v
3KB
eth_memory.v
3KB
eth_rxethmac.v
8KB
tb_eth_defines.v
7KB
eth_clockgen.v
1KB
eth_miim.v
12KB
wb_model_defines.v
4KB
eth_shiftreg.v
3KB
eth_phy.v
39KB
wb_bus_mon.v
13KB
eth_txcounters.v
4KB
eth_wishbone.v
61KB
eth_outputcontrol.v
2KB
eth_crc.v
3KB
tb_ethernet.v
759KB
eth_host.v
2KB
eth_maccontrol.v
7KB
eth_rxaddrcheck.v
4KB
eth_txethmac.v
13KB
eth_top.v
26KB
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