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此为使用VHDL写的一个数字时钟,附带闹钟和整点报时的功能,可以实现对数字钟及其闹钟时分秒的调整。显示使用六位共阴极数码管显示。
数字钟 verilog HDL 实验要求:使用Verilog HDL或VHDL语言编程实现数字钟基本功能 实验仪器:FPGA集成实验箱
该数字钟可以实现3个功能:计时功能、整点报时功能和重置时间功能
用VHDL语言编写的一个数字钟
高低电平触发数码管的亮暗,实现模拟数字钟。
FPGA数字钟的课程设计VHDL源码加报告
基于MSP430在LCD12864上显示数字钟程序
电子钟主要有四个模块组成:扫描电路、计数模块电路、BCD码转换电路、显示器驱动电路
详细的数字时钟程序EDA设计vhdl语言
数字钟实验仿真用于数字电子技术开发也是相当有帮助的
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