FPGA数字信号处理(三)串行FIR滤波器Verilog设计
串行结构FIR滤波器的Verilog HDL代码，Vivado工程，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner
文件列表
FPGA数字信号处理（三）串行FIR滤波器Verilog设计
(预估有个296文件)
compile.do
1KB
compile.do
1KB
compile.do
2KB
xsim.dbg
12KB
simulate.bat
340B
elaborate.bat
660B
xsim.ini.bak
16KB
compile.bat
556B
c_addsub_0.dcp
22KB
runme.bat
229B
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