Vino_lai
这家伙很懒，什么也没写
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FPGA数字信号处理三串行FIR滤波器Verilog设计
串行结构FIR滤波器的Verilog HDL代码，Vivado工程，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner
FPGA数字信号处理七级联型IIR滤波器Verilog设计
使用Vivado完成级联型结构IIR滤波器Verilog HDL设计，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner
FPGA数字信号处理一数字混频
数字混频的Veriloag代码，Quartus工程，含testbench仿真。程序设计系统时钟5MHz，625kHz的输入信号与625kHz的本振信号做混频，根据混频原理会得到1.25MHz的和频信号与0Hz（直流），将直流滤除掉得到1.25MHz的有效信号。
FPGA数字信号处理六直接型IIR滤波器Verilog设计
使用Vivado完成直接型结构IIR滤波器VerilogHDL设计，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner
FPGA数字信号处理三串行FIR滤波器Verilog设计
串行结构FIR滤波器的Verilog HDL代码，Vivado工程，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner
FPGA综合系统设计一1.250μs冲击电压测量与显示
ADC采集信号，FIFO缓存，通过串口发送数据到PC显示，Quartus工程；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner
FPGA数字信号处理四Quartus FIR IP核实现
调用Quartus的FIRCompilerIP核完成FIR滤波，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner
FPGA数字信号处理五Vivado FIR IP核实现
调用Vivado的FIRCompilerIP核完成FIR滤波，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner
FPGA综合系统设计五频谱分析系统
FPGA驱动AD9226，65M采样，做FFT进行频谱分析，将计算结果用双口RAM缓存，通过串口发送到PC上，完整Quartus工程；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner
FPGA综合系统设计二基于FPGA的温度采集和以太网传输
FPGA驱动DS18B20，温度数据用双口RAM缓存，通过以太网发送温度到PC，可用网络调试工具显示，Quartus工程；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner