1. setup time 和 hold time 不满足情况下应该如何解决？ 2. 什么叫做亚稳态，如何解决？ 3. Verilog中 => 和 = 有什么区别？ 4. 画一个D触发器的原理图（门级），并且用verilog gate level表示出来； 5. 用最少的Mos管画出一个与非门； 6. 写一段finite state machine（主要考察coding style）；如果触发器的setup time/hold time不满足,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿到来时，数据才能被打入触发器。 在同步系统中，如果触发器的setup time/hold ti