Verilog加法器实验.zip 下载 gray_peng 16 0 ZIP 2020-07-29 04:07:00 压缩包里面包含三个代码,4位串行加法器、4位并行加法器和一位全加。打开Modelsim后可直接编译运行。 立即下载 微信扫一扫:分享 微信里点“发现”,扫一下 二维码便可将本文分享至朋友圈。