本设计以FPGA 为基础设计了有三组输入(每组三人),具有抢答计时控制,能够对各抢答小组成绩进行相应加减操作的通用型抢答器;本设计采用FPGA 来做增强了时序控制的灵活性,同时由于FPGA 的I/O 端口资源丰富,可以在本设计基础上稍加修改可以设计具有多组输入的抢答器。