基于Verilog设计8位全加器

掌握用Quartus Ⅱ系统来对大型可编程逻辑芯片 (CPLD)进行逻辑编程，利用Verilog HDL或VHDL语言编写程序,实现四位全加 器的逻辑功能。

里面又1位二进制全加器的所以制作 是一个完整的1位二进制全加器 还有程序 和具体实验过程

比较简单的一个程序，但是是自己写的，仅供参考

vhdl一位全加器行为描述数据流描述结构描述

用原理图做的四位全加器，即用四个一位全加器弄起来的

这是硬件描述语言四位全加器的实验报告 用了行为描述方式,已在电脑上验证,可放心使用

基于fpga的ppm位同步verilog代码采用锁相环同步分为4部分，清晰明了，高频时钟为8倍频

FPGA\dds中文资料,从原理入手,交你如何去设计dds.rar

Verilog-based DDS design

PWM based on verilog design