基于ZYNQ的卷积神经网络硬件加速器，基于FPGA的卷积神经网络加速器的设计与实现
基于ZYNQ实现了软硬协同的硬件加速器系统，实现对于LeNet-5卷积神经网络识别MNIST手写集的加速。PL端实现卷积层、池化层、全连接层的并行加速，PS端实现验证测试流程的控制。两者通过AXI总线连接，实现控制信识别结果的传递
文件列表
基于ZYNQ的卷积神经网络硬件加速器，基于FPGA的卷积神经网络加速器的设计与实现
(预估有个2252文件)
system.bxml
3KB
system.bd
99KB
libxil.a
185KB
xadcps.c
54KB
xdmaps.c
52KB
xdevcfg.c
29KB
xscugic.c
31KB
xil_cache.c
45KB
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4KB
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4KB
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