FPGA研发之道(11) 设计不是凑波形(一)FIFO(上)

FIFO的设计,先入先出,先入后出,后入先出。

引 言 在利用DSP实现视频实时跟踪时,需要进行大量高速的图像采集。而DSP本身自带的FIFO并不足以支持系统中大量数据的暂时存储,这就要求大的中间缓存,而专用的高速FIFO芯片价格昂贵且容量受限

为了提高效率和降低系统设计的难度,本文采用VHDL描述语言,充分利用Xilinx公司Spartan II FPGA的系统资源,设计实现了一种非对称同步FIFO,它不仅提供数据缓冲,而且能进行数据总线宽

FIFO design principle, asynchronous synchronization fifo

涉及FPGA简介、模拟数字信号、开发流程、程序设计、功能仿真、时序分析等内容

数据进入FPGA的速率高于传出的速率,持续的传输会造成数据的溢出,断续的传输可能会造成数据不连续。使用基于LabVIEW FPGA的DMA FIFO作为主控计算机和FPGA之间的缓存,若DMAFIFO

FPGA中的FIFO，分为同步FIFO，异步FIFO和双向FIFO。同步FIFO一般用于数据的缓存，异步FIFO一般用于跨时钟域的同步上。这里主要讲述用于并行图像处理的同步FIFO的使用。

摘要:本文详细说明了一种新型异步FIFO的设计方法。该异步FIFO的宽度为8位,深度为16,支持深度为1的buffer模式。水位可编程。它具有四种FIFO状态,对于DMA和中断的支持非常有用。 关键

很好的一个异步fifo设计，并简单介绍了亚稳态问题，并提出了解决的办法，对于初学者来说，很有用，希望能给大家帮助

异步FIFO是FPGA开发中处理异步时钟域的不可缺少的技术，好的设计方法，能大大提高系统的稳定性。