导读:本文设计了一种高性能CMOS电荷泵锁相环电路,通过对传统电荷泵电路的改进,提高了充放电电流的匹配性,有效抑制了锁相环输出的相位偏差,提高了环路的稳定性。 锁相环(phase-locked loop,PLL)是一个闭环负反馈系统,能够准确地产生一系列与参考频率同相位的频率信号,是现代通信及电子领域中必不可少的系统之一,通常被用于频率合成、同步信号产生、时钟恢复以及时钟产生等。电荷泵锁相环(charge pump phase-locked loop,CPPLL)因其自身所具有的开环增益大、捕获范围宽、捕获速度快、稳定度高和相位误差小等优势,现已广泛应用在无线通信领域中。 在整个电