基于FPGA的JPEG LS的多路并行译码

JPEG-LS无损和近无损压缩算法已经在医疗和遥感图像领域得到了广泛应用。在现有的硬件译码中大都采用流水线处理方式 1.由于FPGA具有系统结构和逻辑单元灵活、集成度高、开发周期短、可适用于较大规模的电路等优点,因此本设计中采用FPGA作为硬件开发平台,对图片的译码采用多路并行的方。 2.为了节省系统资源,本设计采用四路并行译码。由于处理的图像信息量比较大,在图片处理过程中需要对数据进行缓存,而在芯片内部的RAM无法满足要求的情况下,采用外挂RAM对从检测模块和解码模块出来的图片信息进行缓存 3.本多路并行译码系统主要由检测模块、译码模块和码流分配模块组成。 一 检测模块 检测模块用