EDA/PLD中的基于FPGA 的多时钟片上网络设计

在FPGA 上设计一个高性能、灵活的、面积小的通信体系结构是一项巨大的挑战。大多数基于FPGA 的片上网络都是运行在一个单一时钟下。随着FPGA 技术的发展,Xilinx 公司推出了Virtex-4 平台。该平台支持同一时间内32 个时钟运行,也就是说每个片上网络的内核可以在一个独立的时钟下运行, 从而使每个路由器和IP 核都运行在最佳频率上。因此适用于设计多时钟片上网络,实现高性能分组交换片上网络。 1 多时钟片上网络架构的分析 片上网络结构包含了拓扑结构、流量控制、路由、缓冲以及仲裁。选择合适网络架构方面的元素,将对片上网络的性能产生重大影响。 (1)网络拓扑:在设计中,