基于流水线加法器的数字相关器设计
数字相关器在数字扩频通信系统中应用广泛,受数字信号处理器件速度限制,无法应用于高速宽带通信系统,在此提出了一种基于流水线加法器的数字相关处理算法。该算法最大限度地减少了加法器进位操作,解决了基于全加器型数字相关器存在的进位延迟过大的问题,实现了时分多址体制下的同步段数字相关,提高了同步段相关的可靠性。
用户评论
推荐下载
-
关于verilog流水线设计的精华
verilog流水线设计,增加吞吐量,提高时钟频率
24 2019-05-15 -
流水线的FPGA低功耗设计
Pipelined FPGA low power design
33 2019-06-26 -
带有缓存的流水线CPU设计
使用Verilog实现带有缓存的16位5级流水线CPU设计
35 2019-04-27 -
cpu设计流水线初步.ppt
cpu设计 胡伟武 流水线设计。
10 2020-12-09 -
vivado简单流水线cpu设计
计算机组成简单流水线cpu的设计1.解决数据冒险和结构冒险2.实现周期结束后各阶段的锁存3.实现内部前推
49 2019-04-27 -
加法器和乘法器简介及设计
大多数数字功能可分为:数据通道、储存器、控制单元、I/O。加法器和乘法器属于数据通道部分。
8 2021-04-04 -
流水线verilog实现
五级流水线的verilog实现,需要在PFGA上实现,modelsim中运行成功
27 2020-05-14 -
流水线仿真程序
体系结构实验,仿真冒泡排序汇编代码的流水线执行
34 2019-09-26 -
Android流水线.doc
经典的个人总结从java基础到android基础
23 2019-09-04 -
Xilinx流水线CPU
流 水 线 C P U 可以用XILINX运行 相关文档均在压缩包中
50 2019-01-23
暂无评论