EDA/PLD中的最常用的几种EDA软件
用户评论
推荐下载
-
EDA PLD中的创建LabVIEW程序
通过对LabVIEW前面板中的控件的学习,读者可以很快熟悉LabVIEW开发环境。本章将介绍如何使用LabVIEW进行程序设计,创建第一个LabVIEW程序——VI。本章主要内容包括创建一个新VI、编
16 2020-11-17 -
EDA PLD中的调用子VI
根据上述方法创建的完整VI程序(特别是连线板不可缺少)可以作为子VI节点在其他VI程序中调用,调用方法和调用函数节点类似。 例:创建一个新的VI程序,在程序中调用mean.VI。 ·第1步:新
27 2020-11-18 -
EDA PLD中的调试VI实例
例:使用程序框图工具栏中的调试工具对程序mean.VI进行调试。 (1)结合使用高亮显示执行过程工具和单步执行工具来了解程序执行过程。在前面板窗口中设置输入控件x和y的值分别为2和4。 · 第
22 2020-11-18 -
EDA PLD中的ASIC设计基础
1 介绍 一旦一个设计流片,你便希望它是正确的。时间,金钱还有你的名誉可能会因为ASIC的一个故障而一无所有。这门课程将涵盖流片前所有要做的步骤,这些步骤将会将你第一次流片失败的可能性减到最小,成功率
25 2020-12-11 -
EDA PLD中的Synopsys工具简介
Synopsys工具简介〓 LEDA LEDA?是可编程的语法和设计规范检查工具,它能够对全芯片的VHDL和Verilog描述、或者两者混合描述进行检查,加速SoC的设计流程。 LEDA预先将IE
28 2020-12-12 -
EDA PLD中的FPGA设计流程
Altera的Quartus:registered: II 是业内领先的FPGA设计软件,具有最全面的开发环境,实现无与伦比的性能表现,而且效率高,易于使用。详细的FPGA设计流程信息可以参考以下的网
21 2020-12-12 -
EDA PLD中的Verilog HDL简介
Verilog HDL是一种硬件描述语言,用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述,并可
22 2020-12-13 -
EDA PLD中的HDL模块指南
模块是Verilog 的基本描述单位,用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述; 设计的数据流行为使用连续赋值语句进行
11 2020-12-13 -
EDA PLD中的ASIC设计流程
ASIC设计流程图
14 2020-12-13 -
EDA PLD中的ISE软件中为源同步中
在ISE软件中为源同步接口增加了datasheet报告的新功能,目的是帮助设计者在FPGA实现之后明白时钟和数据的关系,并且把时钟调整到数据中间。图1所示范例描述了一个实际的应用,数据和时钟路径中都有
10 2020-11-17
暂无评论