对智能卡的处理能力的要求在稳定地增加,在加密算法的领域中尤其强烈。为了满足这些要求,一种可能性是直接使用更高的时钟频率供给专门的微控制器。处理的能力随时钟频率线性增大,倍增的时钟频率就使处理器的功能加倍。然而,由于相容性的原因,增加时钟频率超过大约5MHz时就会起反作用了。 为了避开这种限制,已经反复地建议使用内部时钟倍增器。可以在保持外部时钟频率不变的情况下增加内部的时钟频率。例如,我们可以使用锁相环PLL(Phase Locked Loop)电路,它已是成熟的标准技术。使外部时钟3.5MHz的智能卡的内部时钟可达28MHz。这对复杂的加密算法的计算带来了很大的好处。 然而,处理