EDA/PLD中的分组约束

aaaaaafad 9 0 PDF 2020-11-17 23:11:22

延时路径的起点是芯片的输入和内部有效同步元件的输出,终点是芯片的输出和内部有效同步元件的输入。为了对路径进行高效率的约束,路径的起点和终点最好能够被分成不同组。在做时序约束时可以做4种分组,即预定义分组(keywords)、用TNM建立用户自定义分组、对当前己经存在的分组重新进行组合和通过模式匹配或网络(NET)名分组。 时序约束中有一些利用下列关键字定义的时序组和端点。 (1)PADS:所有的输入/输出PAD。 (2)FFS:所有的触发器(flip-flop)。 (3)LATCHES:所有的所存器(latche)。 (4)RAMS:所有的RAM包括分布式(distributed

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