摘要:论述VHDL中Loop语句动态表达式的可综合性问题,提出三种解决方法:直接代入法、边界扩充法和计数器法,并对比这三类方法的适用性。 关键词:VHDL Loop动态条件 综合子集 直接代入法 边界扩充法 计数器法引言VHDL是一种硬件描述语言,于1983年被IEEE制定为国际标准IEEE1076。近年来国内引进和出版了不少教材,使其在国内得到迅速推广。由于VHDL最初目的是为了实现硬件的建模而被提出的,所以其措施能力超越了数字逻辑集成电路的范围。而现有的EDA工具基本上只能支持VHDL的子集,特别是针对FPGA/CPLD器件进行的不同的综合工具,其综合子集并非统一,不少初学者很难掌握