FPGA VHDL实现10进制减法计数器带清零和置数
使用VHDL实现10进制减法计数器,有以下功能: (1)开发平台为ISE14.7 (2)代码已例化,分为顶层文件和三个模块:分频器、计数器、数码管。 (3)计数器具有清零和置数的功能。
用户评论
推荐下载
-
47进制计数器设计
4/7进制计数器设计:采用74LS192(40192)。 a、数码管显示状态。 b、用开关切换两种进制。 c、计数脉冲由外部提供。 可以直接用multisim仿真,有清晰的电路图
14 2020-08-19 -
22进制计数器EDA
《EDA电路设计》,22进制计数器,课程设计
14 2020-06-09 -
30进制计数器.docx
.
6 2023-01-10 -
6012进制计数器.DSN
60,12进制计数器.DSN
4 2021-02-24 -
30进制计数器.zip
这是我们这次的数电实验题目: 用一片 74LS160 同步十进制计数器和一片 74LS161 同步二进制计数器,连接成三十进 制的计时电路。输入信号为数字脉冲信号。
14 2020-07-22 -
60进制计数器.docx
含有计数使能、复位、时钟校准的60进制(秒)计数器。设计语言VHDL。包含代码、管脚绑定设计、功能描述
24 2020-08-15 -
FPGA数字时钟计数器Verilog实现
FPGA基于Verilog语言的普通数字时钟计数器代码
30 2019-05-16 -
Verilog实现可逆计数器FPGA程序
Verilog实现可逆计数器,可根据需要调节周期,且该程序已在Basys2开发板上验证成功。
56 2018-12-07 -
四位二进制减法计数器正式.doc
1、了解数字系统设计方法2、熟悉VHDL语言及其仿真环境、下载方法3、熟悉Multisim环境4、设计实现四位二进制减法计数器(缺000000010010)工作计划与进度安排:第一周熟悉
19 2020-05-25 -
数电74290设计的103进制的计数器
用三个74290十进制和3个数码管组成。
16 2019-07-07
暂无评论