用PE3240数字锁相环设计的L波段频率源

基于51单片机的锁相环频率合成器的设计。使用PLL集成芯片CD4046，可编程分频芯片CD4522（同MC14522），使用LCD1602显示，频率由按键输入。标准输入信号为1khz方波。

基于ADF4111的锁相环频率合成器设计

频率合成器的功能就是给收发机中的变频电路提供频率可编程的本地载波信号，是无线收发机的核心模块之一，其性能对通信系统通信质量具有重大影响。目前频率合成器主要有直接模拟频率合成技术 （DS）、锁相环频率合

1 引言 数字锁相环路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。随着集成电路技术的发展,不仅能够制成频率较高的单片集成锁相环路,而且可以把整个系统集成到一个芯片上去。在基

本文在说明全数字锁相环的基础上,提出了一种利用FPGA设计一阶全数字锁相环的方法,并给出了关键部件的RTL可综合代码,并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程,最后对一些有关的问题进行

系统讲述了用FPGA实现全数字锁相环(ADPLL)的原理、方法、实现流程

锁相环(PLL)是现代通信系统的基本构建模块PLLs通常用在无线电接收机或发射机中,主要提供“本振”(LO)功能;也可用于时钟信号分配和降噪,而且越来越多地用作高采样速率模数或数模转换的时钟源。

近年来数字通信便得越来越重要，甚至在传统的模拟领域如电话、收音机和电视机中也是如此。因为只要有数字数据传输，同步就是一个极其重要的任务，所以锁相环和相关电路或得了广泛的应用。如今，锁相环路正朝着数字化

介绍了软件锁相环的实现过程及参数选择

第一章：锁相环路的基本工作原理 第1节：锁定与跟踪的概念 第2节：环路组成 第3节：环路的动态方程 第4节：一阶锁相环路的捕获、锁定与失锁 第二章：环路跟踪性能 第1节：线性相位模型与传递函数 第2节