VHDL程序 程序1:->使用数据流建模的基本门。 程序2:->使用行为(BM)的半加法器。 ->使用数据流(DFM)的半加器。 ->半加法器结构建模(SM)。 程序3:->->使用数据流建模的完全加法器。 ->使用结构建模的4位并行加法器。 程序5:-> D-锁存模拟-> SR-使用“或非”门锁存-> SR-使用“与非”门锁存 程序7:->具有同步复位的D型触发器->具有异步复位的D型触发器 程序8:->设计SR触发器->设计JK触发器->设计T触发器